TEG(Test Element Group) Layout [Analog]　※半導体新会社／2n

同社はIBM社と連携し、2nmプロセス半導体の技術開発を推進しており、2025年から国内工場立ち上げ、試作、量産を行っていきます。半導体テストチップのレイアウトDesign及び、プロセスのPPA評価用レイアウトDesignを担当して頂きます。マニュアルでのレイアウトの他に、TCL言語、SKILL言語、その他の言語でスクリプト作成してレイアウト作業をして頂きます。先端プロセスのFEOL・BEOLレイアウトルールを理解し、カスタムセル設計可能なレベルのスキルを身に着けて頂く必要があります。また、新たに構築する設計フローに対するトライアル、ツール動作検証、改善提案業務などを担当して頂きます。ジョブローテーションが頻繁にありますので、re-skilling能力が重視されます。 ※工場建設中のため、当面は在宅＋ニューヨーク（IBM)＋東京本社への出張（商談時など）となります。 ※本社・ニューヨークへの出張は職種やポジション、役割により個別にご相談となります。工場内に立ち入れるようになってから、徐々に千歳（北海道）への出張が増え、いずれ現地に常駐いただく事となります。 北海道勤務になる場合は、住居等のサポートがあります。